”verilog 设计“ 的搜索结果

verilog 设计一个电子钟

标签：   verilog  编程语言

     Verilog hdl 语言设计电子时钟 基于 Verilog hdl 语言设计电子时钟，实现计时、调整时间、重新清零功能。 时，分，秒 reg [3:0] dout1,dout2；//秒的个位与十位，0-9，0-6； reg [3:0] dout3,dout4；//分的个位与十...

verilog设计

标签：   FPGA

     fpga语言verilog教程，对于fpga的初学者，十分有帮助。

【Verilog】Verilog的八个经典入门例题

标签：   fpga开发

     文章目录Verilog的八个经典入门例题前言一、7人表决器设计二、8位的ALU设计2.读入数据总结 前言 西安电子科技大学大三上学期硬件描述语言与可编程逻辑设计上机作业，本文作者采用vivado软件编译，Vivado自带的...

Verilog设计流程：综合

标签：   Verilog设计流程：综合

     VerilogHDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路级，可以在门级和寄存器传输级（RTL）描述硬件，也可以在算法级对硬件加以描述。而VHDL侧重于系统级。...

基于Verilog设计七分频等奇数分频程序

标签：   Verilog，七分频

     基于Verilog设计七分频等奇数分频程序，EDA课程作业和考试基本用到，可以学习Verilog其他的分频程序

Verilog设计程序编写后可以进行仿真

标签：   计算机视觉  青少年编程  数据挖掘

     

使用FPGA进行数字识别仿真工程：图像处理与Verilog设计详解，附带视频教程

标签：   fpga开发  图像处理  人工智能

     在FPGA平台上，我们可以利用Verilog设计实现这些算法，通过硬件加速的方式提高算法的执行效率。例如，基于FPGA的数字识别仿真工程可以使用卷积神经网络（CNN）进行图像特征提取和分类，通过并行计算优化算法的执行...

Verilog 学习之路二——基础学习总结（摘取自菜鸟教程）

标签：   学习  fpga开发

     time_unit 表示时间单位，time_...这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。与 initial 语句相反，always 语句是重复执行的。

从零开始 verilog 以太网交换机（五）帧合路单元的设计与实现

标签：   fpga开发  嵌入式硬件  硬件架构

     本章将开始进行帧合路单元的设计，其负责将多个mac controller的帧合并为一路进行后续处理。 交换机完整的架构可以参考：从零开始 verilog 以太网交换机（一）架构分析。

支持异常和中断的CPU verilog设计和仿真代码

标签：   verilog代码 异常中断 CPU

     支持异常和中断的MIPS单周期CPU、添加cause、epc、status寄存器。支持算术溢出异常和非嵌套中断。支持mtc0、mfc0、eret指令

FPGA数字信号处理（二）并行FIR滤波器Verilog设计

标签：   Verilog FPGA Vivado FIR

     并行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

使用FPGA进行数字识别仿真工程：图像处理与Verilog设计详解，附带视频教程

标签：   fpga开发  图像处理  人工智能

     在FPGA平台上，我们可以利用Verilog设计实现这些算法，通过硬件加速的方式提高算法的执行效率。例如，基于FPGA的数字识别仿真工程可以使用卷积神经网络（CNN）进行图像特征提取和分类，通过并行计算优化算法的执行...

【verilog 设计】 reg有没有必要全部赋初值？

标签：   verilog设计  fpga开发

     在知乎发现“reg有没有必要全部赋初值”这个问题，与自己近期对Verilog reg的进一步学习相契合，此文对这个问题进行总结。

FPGA设计Verilog基础之Verilog中clk为什么要用posedge，而不用negedge

标签：   fpga开发

     Verilog是一种硬件描述语言，用于描述数字电路的行为和特性。在Verilog中，时钟信号（clk）和线路是非常重要的，它用于同步电路中的各个模块，确保它们在同一时刻执行。 FPGA专栏：...

Verilog设计方法概述

标签：   fpga开发

     综合（synthesize），就是在标准单元库和特定的设计约束的基础上，将设计的高层次描述（Verilog 建模）转换为门级网表的过程。逻辑综合的目的是产生物理电路门级结构，并在逻辑、时序上进行一定程度的优化，寻求逻辑...

verilog设计2倍频

标签：   倍频 verilog二倍频 verilog 2倍频

     用verilog HDL语言通过两种方法实现设计2倍频 用verilog HDL语言通过两种方法实现设计2倍频

Verilog设计练习十例及答案.pdf

标签：   资料

     Verilog设计练习十例及答案.pdf

《FPGA纯Verilog设计实现CameraLink视频编解码验证方案》

标签：   fpga开发  数码相机  音视频

     通过这种方案，既验证了CameraLink解码模块和编码模块的正确性，又能通过显示器直观查看输出效果。先采集HDMI输入视频，经HDMI解码模块解为RGB数据后送入CameraLink编码模块，出来的就是CameraLink的LVDS差分视频...

同步FIFO的两种Verilog设计方法（计数器法、高位扩展法）

标签：   verilog  fifo  CDC

     如何设计同步FIFO？

俄罗斯方块的Verilog设计

标签：   verilog设计

     俄罗斯方块的Verilog设计

verilog 设计流水灯

标签：   verilog 流水灯 模块设计

     流水灯在Verilog语言下的分模块设计。分别是时钟脉冲+计数器+LED控制

verilog设计2048游戏及仿真

标签：   游戏  fpga开发

     使用一个4x4的二维数组表示2048游戏的棋盘，每个位置可以存储一个数字，采用适当的位宽存储游戏中可能出现的数字。- 使用状态机来管理游戏的各个状态，包括初始、等待操作、移动、游戏结束等状态，根据不同状态执行...

试用verilog设计一个输血指示器

标签：   fpga开发

     

Verilog设计实例（7）基于Verilog的数字电子钟设计

标签：   数字电子钟  8421BCD码计数器  verilog

     基于模块化的设计思想， 采用 Verilog HDL 语言设计一个能进行时、分、秒计时的二十四小时制的数字电子钟， 并具有整点报时功能。 采用数码管进行时间显示，要求显示格式为：小时-分钟-秒钟。

ALTERA FPGA设计Verilog设计学习资料文档资料Verilog学习教程.zip

标签：   Verilog设计学习资料 FPGA设计文档资料 Verilog学习教程 FPGA开发指南 Modelsim仿真技巧

     ALTERA FPGA设计Verilog设计学习资料文档资料Verilog学习教程： Cyclone IV器件手册.pdf Cyclone_IV_器件中的时钟网络与PLL.pdf Embedded Peripherals IP User Guide.pdf FPGA设计全流程.pdf Modelsim仿真技巧REV6.0...

BRAM与URAM在verilog设计中的应用

标签：   fpga开发

     Xilinx7系列FPGA中的块RAM可存储36 Kb的数据，可以配置为两个独立的18 Kb RAM或一个36 Kb RAM。在简单双端口模式下，每个36 Kb块RAM可以配置为64K x 1（与相邻的36 Kb块内存级联时）、32K x 1、16K x 2、8K x 4、4K ...

verilog设计实现数字扫雷游戏及仿真

标签：   fpga开发  游戏

     实现数字扫雷游戏的Verilog代码可以分为两个部分：雷区块模块和数字扫雷游戏模块。

Verilog俄罗斯方块.zip_Verilog设计_campr1l_verilog_verilog俄罗斯_俄罗斯方块

标签：   verilog设计 campr1l verilog verilog俄罗斯 俄罗斯方块

     本设计是verilog设计的俄罗斯方块，含有所有的源代码。

Matrix-Multiplication:使用 Verilog 设计 4 x 4 矩阵乘法

标签：   Verilog

     使用 Verilog 设计 4 x 4 矩阵乘法 该设计已通过以下数据验证 设计文件可以在 /src 下找到 可以在 /tb 下找到测试平台 请注意，所有输入数据均应使用8位符号进行签名，而输出数据应使用11位符号进行签名。 输出以有...

AHB_LITE.rar_AHB fpga_AHB-LITE Verilog_ahb_ahb协议_verilog设计ahb

标签：   ahb_fpga ahb-lite__verilog ahb ahb协议 verilog设计ahb

     AHB_Lite 通信协议的FPGA Verilog 设计

推荐文章